بررسی و مقایسه روشهای افزایش محدوده قفل شدن در DLL های نوع آنالوگ
محل انتشار: هشتمین کنفرانس دانشجویی مهندسی برق
سال انتشار: 1384
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,702
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISCEE08_196
تاریخ نمایه سازی: 1 اسفند 1386
چکیده مقاله:
در این مقاله روشهای مختلف برای افزایش محدوده قفل شدن در ساختارهای حلقه قفل تاخیر نوع آنالوگ بررسی و مقایسه شده اند. ساختارهای مقایسه شده شامل پنج ساختار میشود که عبارتند از : 1- DLL با استفاده از PD با مدار باز نشانی 2- ساختار تصحیح خودبخودی 3- DLL با خط تاخیر Replica 4- DLL با مدار بازنشانی اولیه 5- ساختار ترکیبی PLL/DLL . ساختارهای فوق از لحاظ محدوده قفل شدن ، محدوده فرکانسی ، Jitter زمانی و سایر مشخصات با یکدیگر مقایسه میشوند.
کلیدواژه ها:
نویسندگان
امیر غفاری
دانشجوی کارشناسی ارشد الکترونیک دانشکده مهندسی برق - گروه الکترونیک
سیدادیب ابریشمی فر
استادیار گروه الکترونیک دانشکده مهندسی برق - گروه الکترونیک دانشگاه
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :