A systolic array architecture for implementing CRC on FPGA technology
محل انتشار: سیزدهمین کنفرانس مهندسی برق ایران
سال انتشار: 1384
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 2,205
فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE13_016
تاریخ نمایه سازی: 27 آبان 1386
چکیده مقاله:
Cyclic redundancy codes, CRCs, preserve the integrity of data in storage and transmission applications. CRC can be used either in hardware or
software implementations and it is used for error detection in telecommunication systems such as digital video broadcasting, mobile systems etc. In this paper the use of VLSI technology is investigated to speed up cyclic redundancy codes (CRC) circuit. The proposed structure is flexible and the systolic array is used to implement the CRC circuit. This structure can be used for many number of generating polynomials )) ( ( x G . Additionally in this paper a systolic array are proposed for producing D -matrix. But in the previous works it is assumed that is D calculated and stored in memory. By using this unit the delay time for calculating D is substantially decreased.
کلیدواژه ها:
نویسندگان
Khayatzadeh
Iran University of Science and Technology
Falahati
Iran University of Science and Technology
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :