یک مدارنمونه بردارونگهدارCMOS باساختارشبه تفاضلی وخطای نگه داری پایین و مصرف توان 1.78mW

این مقاله روند طراحی یک مدار S/H بامصرف توان کم و خطای نگهداری بسیارپایین برمبنای اثرمیلر می باشد ساختاراین مدار نمونه بردار و نگه دار ساختاری شبه تفاضلی است که ازتکنولوژی 0.18um بهره میگیرد هم چنین دراین مدار ازسوئیچ های بوت استرپ به منظور کار درولتاژ های پایین استفاده شده است به علاوه ساختار بوت استرپ باعث میشود که خطای نمونه برداری و نگهداری وهمچنین خطاهای درون خور ساعت وگام نگهداری به میزان چشم گیری کاهش می یابد آپ امپ تک خروجی به کاررفته دراین پیکربندی که باولتاژ تغذیه 1.5V کار می کند دارای مصرف توان پایینی است ازدیگر ویژگیهایی که آپ امپ استفاده شده به مدار میدهد میتوان به پهنای باند بالای نمونه برداری و %THD پایین اشاره نمود که نتایج عددی تمامی آنهادراین مقاله گنجانده شده است

کلیدواژه ها:

نمونه بردار ونگه دار ، توان مصرفی پایین ، مدارت آنالوگ CMOS