طراحی خط تأخیر کنترل شونده با ولتاژVCDL توان پایین بااستفاده ازترانزیستورهای پره ای Fin FET
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 533
متن کامل این مقاله منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل مقاله (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
TEDECE01_205
تاریخ نمایه سازی: 30 آبان 1394
چکیده مقاله:
دراین مقاله مدارخط تاخیر کنترل شونده با ولتاژ vcdl که یکی ازاجزای اصلی درحلقه قفل شونده تاخیر DLL بوده و دربین اجزای تشکیل دهنده DLL بیشترین توان مصرفی را دارد بااستفاده ازترانزیستورهای پره ای FINFET طراحی شده است نتایج شبیه سازی نشان میدهد که میزان توان متوسط مصرفی برای این مدار 12.4 نانووات است درحالیکه توان متوسط برای همین مدار با فناوری ترانزیستورهای معمولی Bulk CMOS معادل 10.4 میکرووات می باشد کلیه شبیه سازی هادرپروسه ی 22نانومتر توسط نرم افزار HSPICE انجام شده و مدلهای مربوطه برگرفته از1 است
کلیدواژه ها:
نویسندگان
مصطفی گرجی
دانشگاه شهیدبهشتی
علیرضا حسن زاده
دانشکده برق دانشگاه شهیدبهشتی
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :