بهینه سازی طرح مدار تمام جمع کننده باینری تک بیتی در منطق Static CMOS از نظر توان متوسط مصرفی و سرعت با IPO, Fuzzy-IPO, PSO, Fuzzy-PSO
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 727
فایل این مقاله در 11 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
COMPUTER01_029
تاریخ نمایه سازی: 22 مهر 1394
چکیده مقاله:
در این مقاله، طرح بهینه (Optimum Layout) برای مدار تمام جمع کننده باینری تک بیتی در منطق CMOSایستایی با کمترین مقدار تاخیر انتشار و توان متوسط مصرفی به کمک الگوریتم های فراابتکاری بدست می آید. ابتدا چندین منطق از خانواده CMOS مانند Dual rail domino, Static CMOS، و GDI از نظر تکنولوژی ساخت، ولتاژ کاری، تاخیر و توان مصرفی بررسی و مقایسه شده اند و طرح منطق Static CMOS با استفاده از الگوریتم های بهینه سازی صفحات شیب دار (IPO)، بهینه سازی فازی صفحات شیب دار (Fuzzy-IPO) ، بهینه سازی گروه ذرات (PSO) و بهینه سازی فازی گروه ذرات (Fuzzy-PSO) از نظر حاصلضرب توان متوسط مصرفی در تاخیر انتشار (PDP) بهینه می شود، فازی سازی الگوریتم ها باعث بهبود عملکردشان می شود و بهترین طرح (Layout) به کمک Fuzzy-IPO به ازای مقدار PDP برابر 3 آتوژول (3aJ) در تکنولوژی L=0.18mm و ولتاژ کاری VDD=5v حاصل شد که از نتایج مقالات بررسی شده بهتر می باشد.
کلیدواژه ها:
طرح بهینه (Optimum Layout) مدار Static CMOS Full Adder ، کمیت PDP ، الگوریتم های فراابتکاری (IPO ، Fuzzy-IPO ، PSO ، Fuzzy-PSO)
نویسندگان
فرشید کیوانیان
دانشجوی کارشناسی ارشد الکترونیک، دانشکده مهندسی برق و کامپیوتر ، دانشگاه بیرجند، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :