توام جمع کننده کم توان و پر سرعت با استفاده از تکنیک NP-CMOS

در این مقاله، یک جمع کننده با استفاده از تکنولوژی CMOS با مصرف توان دینامیکی محدود ارائه شده است. این طراحی بر پایه منطق NP-CMOS و دومینو، طرح ریزی شده است. این سلول با تعدادی از موارد مشابه که به گستردگی مورد استفاده قرار می گرفتند مقایسه شده، هدف اصلی این پژوهش بررسی توان، تأخیر، PDP و عملکرد مناسب سلول های تمام جمع کننده در روش های مختلف است. نتایج شبیه سازی، برتری تمام جمع کننده مورد نظر را نسبت به دیگر مدل ها را نشان می دهد. تمامی شبیه سازی ها توسط نرم افزار Hspice با تکنولوژی CMOS و فناوری 180 نانومتر صورت گرفته است.

کلیدواژه ها:

، PDP ، کم مصرف ، NP-CMOS