یک جمع کننده تقریبی با سرعت بالا مبتنی بر فناوری CMOS در فرآیند ۱۰ نانومتر

در این مقاله یک جمع کننده تقریبی با سرعت بالا مبتنی بر فناوری CMOS در فرآیند ۱۰ نانومتر ارائه می شود. طراحی پیشنهادی بدون تغییر ولتاژ تغذیه (۱.۲ ولت) و بدون تغییر فناوری، ساخت با ساده سازی منطق محاسباتی و کاهش فعالیت سوئیچینگ، موفق به کاهش تاخیر و حاصل ضرب توان تاخیر (PDP) شده است. شبیه سازی ها با استفاده از نرم افزار HSPICE انجام شده و نتایج نشان می دهد که ساختار پیشنهادی با ۱۶ ترانزیستور و در شرایط بار خازنی صفر تنها ۳.۸۵ میکرووات توان مصرفی و تاخیر ۳۰۱۹ نانوثانیه دارد که منجر به کمترین PDP می شود. مقایسه با جمع کننده های تقریبی موجود نشان دهنده برتری طراحی پیشنهادی از نظر سرعت و بازده انرژی است.

کلیدواژه ها:

جمع کننده تقریبی ، محاسبات تقریبی ، سرعت بالا ، فناوری ۹۰ نانومتر