ارایه روش جدید سطح گیت با هدف کاهش توان مصرفی در آزمون تراشه ها

امروزه یکی از مهم ترین چالش های طراحان صنایع الکترونیک و دیجیتال، کاهش مصرف انرژی تراشه ها، افزایش کیفیت و قابلیت اطمینان از صحت عملکرد تراشه ها، و نیز کوچک کردن ابعاد محصولات تولید شده است. از طرفی دیگر کاهش توان مصرفی و کوچک کردن ابعاد تراشه ها با افزونگی سخت افزاری که به منظور ایجاد قابلیت آزمون تراشه ها، به آنها اضافه می شود، در تضاد است. در این مقاله ضمن مرور روش های ارایه شده در مراجع مختلف با هدف کاهش توان مصرفی تراشه ها در وضعیت آزمون، یک روش جدید سطح گیت پیشنهاد می گردد که در آن با تقسیم فلیپ-فلاپ های زنجیره پویش تراشه به دو گروه، هنگام انجام آزمون در حالت شیفت، با عملکرد یک گروه از فلیپ-فلاپ ها در لبه بالارونده و گروه دیگر در لبه پایین رونده، بدون افزایش زمان آزمون و با حداقل گیت های افزونه، منجر به کاهش توان مصرفی تراشه در وضعیت آزمون خواهد شد. نتایج شبیه سازی روش پیشنهادی و مقایسه پارامتر میانگین درصد کاهش توان مصرفی و میانگین درصد افزایش سربار فضای اشغالی با سه روش MPL، JScan و JQNScan نشان می دهد که روش پیشنهادی در این مقاله، با کاهش ۴۵درصدی توان مصرفی و افزایش سربار فضای اشغالی در حدود ۳.۸درصد، عملکرد بهتری نسبت به سایر روش ها دارد.

کلیدواژه ها:

آزمون تراشه ، کاهش توان مصرفی ، طراحی آزمون ، بردارهای آزمون