ارزیابی اثر Clock Enable و کاهش فعالیت سوئیچینگ بر توان و کارایی سه مدل Accumulator در FPGA

کاهش توان مصرفی در سامانه های دیجیتال مبتنی بر FPGA به ویژه در کاربردهایی با محدودیت انرژی، چگالی پیاده سازی و پایداری حرارتی به یکی از محورهای اصلی طراحی تبدیل شده است. بخش قابل توجهی از توان دینامیکی این سامانه ها از فعالیت سوئیچینگ در مسیرهای داده و شبکه کلاک ناشی می شود؛ از این رو، استفاده از روش هایی که بدون افزایش محسوس سربار سخت افزاری انتقال های غیر ضروری را کاهش دهند، اهمیت زیادی دارد. در این پژوهش اثر دو راهکار کاهش توان شامل استفاده از Clock Enable و شرطی سازی مسیر داده با هدف کاهش Switching Activity بر روی سه مدل از یک بلوک Accumulator در بستر FPGA ارزیابی و مقایسه شده است. مدل های مورد بررسی شامل نسخه پایه، نسخه Clock Enable و نسخه Activity Aware هستند که با زبان Verilog در محیط Vivado ۲۰۱۹.۱ برای قطعه ۳-Artix-۷-xc۷a۱۰۰tcsg۳۲۴ پیاده سازی شده اند. معیارهای ارزیابی شامل مصرف منابع منطقی، فرکانس بیشینه کاری و مولفه های مختلف توان بوده است. نتایج نشان می دهد Clock Enable با حداقل سربار، کاهش مناسبی در توان ایجاد کرده و توازن مطلوبی میان کارایی و مصرف انرژی برقرار می سازد. همچنین مدل Activity-Aware کمترین توان دینامیکی را ارائه می دهد هرچند ممکن است با تغییرات محدودی در منابع یا مشخصه های زمانی همراه باشد. در مجموع انتخاب ساختار بهینه به اولویت طراحی وابسته است اما ساختار مبتنی بر Clock Enable گزینه ای مناسب برای بسیاری از کاربردهای عملی محسوب می شود.

کلیدواژه ها:

Switching Activity ، Clock Enable ، Accumulator ، FPGA ، توان دینامیکی