بررسی تاثیر سبکهای مختلف کدنویسی Verilog بر مصرف منابع توان و تاخیر در پیاده سازی یک ALU هشت بیتی روی FPGA Artix-۷

در این پژوهش تاثیر سبکهای مختلف کدنویسی در Verilog بر شاخصهای پیاده سازی یک واحد محاسبه و منطق هشت بیتی (ALU) روی FPGA مورد بررسی قرار گرفته است. هدف اصلی، مقایسه سه سبک Dataflow، Behavioral و Structural از نظر مصرف منابع منطقی، توان مصرفی و تاخیر بحرانی در شرایط یکسان طراحی بوده است. بدین منظور هر سه نسخه با ساختار کاملا سنکرون و شامل رجیسترهای ورودی و خروجی طراحی و بر روی FPGA مدل Artix-۷ (xc۷a۱۰۰tcsg۳۲۴) با استفاده از نرم افزار Vivado ۲۰۱۹.۱ پیاده سازی شدند. تحلیل نتایج پس از مرحله Places and Route و با اعمال قید زمانی ۱۰۰MHz انجام گرفت. نتایج نشان داد هر سه پیاده سازی قیود زمانی را برآورده کرده اند، با این حال اختلاف محسوسی در عملکرد مشاهده شد؛ به گونه ای که سبک Behavioral با WNS برابر ۷.۵۰۳ نانوثانیه بهترین حاشیه زمانی و بیشترین فرکانس قابل دستیابی را ارائه داد در حالی که سبک Structural کمترین مصرف LUT و توان ۰.۳۰۴ میلی وات را به خود اختصاص داد ولی دارای بیشترین تاخیر بحرانی بود. همچنین پیاده سازی Dataflow بیشترین مصرف منابع و توان را در این مطالعه نشان داد. یافته ها بیانگر آن است که انتخاب سبک کدنویسی در سطح RTL می تواند به طور مستقیم بر توازن میان سرعت، توان و مساحت مدار اثرگذار باشد و باید متناسب با اولویت های طراحی انجام گیرد.

کلیدواژه ها:

Timing Analysis ، ALU ، RTL Coding Style ، Verilog ، FPGA