طراحی و پیاده سازی شتاب دهنده ASP برای استنتاج شبکه های عصبی عمیق بر روی FPGA با پشتیبانی از DVFS و پردازش پراکنده

در این مقاله، طراحی و پیاده سازی یک شتاب دهنده سخت افزاری اختصاصی (ASP) برای استنتاج شبکه های عصبی عمیق بر روی FPGA معرفی می شود. معماری پیشنهادی شامل یک آرایه سیستولیک ۴×۴ از هسته های MAC دوگانه (Dual_MAC_Core)، واحد پردازش پراکنده (Sparse Processing Unit)، کنترل کننده DVS با قابلیت DVFS، موتور انرژی، رابط AXI، کنترل کننده DMA، بافر خط و واحد پس پردازش است. شتاب دهنده از سه حالت دقت محاسباتی INT۸، INT۴ و FP۱۶ و ده تابع فعال سازی شبکه عصبی پشتیبانی می کند. همچنین کنترل کننده DVS با الگوریتم تنظیم ولتاژ-فرکانس پویا جهت بهینه سازی مصرف انرژی تعبیه شده است. نتایج پیاده سازی بر روی FPGA Virtex-۷ XC۷VX۶۹۰T در ابزار Vivado ۲۰۱۹.۱ نشان می دهد که طرح با فرکانس ۸۰ مگاهرتز کار می کند و تمامی محدودیت های زمان بندی رعایت شده اند (WNS = ۰.۷۵۱ ns). آرایه PE مصرف توان دینامیک ۵۳ میلی وات داشته و کل توان دینامیک طرح ۱۲۸ میلی وات است. میزان اشغال منابع LUT برابر ۳.۰۸٪، فلیپ فلاپ ۱.۰۲٪ و DSP۴۸ برابر ۴.۶۷٪ از ظرفیت کل FPGA است.

کلیدواژه ها:

، شبکه عصبی عمیق ، شتاب دهنده سخت افزاری ، DVFS ، پردازش پراکنده ، آرایه سیستولیک