ورود
مقالات فارسیISIکنفرانسهاژورنالها

طراحی یک DLL آنالوگ با محدده فرکانسی بزرگ و Jitter پایین

محل انتشار: پانزدهیمن کنفرانس مهندسی برق ایران
سال انتشار: 1386
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,778

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:
https://civilica.com/doc/25455

شناسه ملی سند علمی:

ICEE15_387

تاریخ نمایه سازی: 17 بهمن 1385

چکیده مقاله:

در این مقاله یک DLL با ساختار جدید برای داشتن محدوده قفل شدن وسیع و Jitter پایین در تکنولوژی CMOS 0.18m m طراحی شده است. DLL فوق دارای محدوده فرکانسی 140-MH-z440MHz می باشد که محدوده عملکرد آن 50% نسبت به ساختار های ارائه شده بیشتر است. ساختار طراحی شده با استفاده از نرم افزار ADS شبیه سازی شد و میزان Jitter در فرکانس 440MHz برابر 0.68 ps بدست امده است. با طرح ارائه شده زمان قفل حدود 30% کاهش یافته و علاوه بر آن مدار تشخیص قفل به دوره کارکرد سیگنال ورودی حساس نیست.

کلیدواژه ها:

نویسندگان

امیر غفاری

دانشگاه علم و صنعت ایران

امیر بیگی

دانشگاه علم و صنعت ایران

سیدادیب ابریشمی فر

دانشگاه علم و صنعت ایران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • C. Y. Yang and S. l. Liu, _ One-Wire Approach ...
  • D. J. Foley and M. P. Flynn, "CMOS DLL-Based ...
  • V 3.2-ps Jitter 1-GHz Clock Synthesizer and Tem peratu re-Com ...
  • Y. Moon, J. Choi, K. Lee, D. K. Jeong and ...
  • system noise analysis for low jitter clock synthesizer design, ' ...
  • C. Kim, l.-C. Hwang, and S.-M. Kang. A low- power ...
  • G. Chien and P. Gray, ،A 900MHIz local oscillator using ...
  • R. Magoon and A. Molnar, ،RF Local Oscillator Path for ...
  • H. H. Chang et al., _ wide-range delay-locked loop with ...
  • K.H. Chen, Y.L. Lo, _ fast-lock DLL with power- on ...
    • نمایش کامل مراجع