ورود
مقالات فارسیISIکنفرانسهاژورنالها

رویکرد نوین نگاشت وظایف در شبکه بر تراشه با چرخش حلزونی

محل انتشار: پانزدهیمن کنفرانس مهندسی برق ایران
سال انتشار: 1386
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,847

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:
https://civilica.com/doc/25326

شناسه ملی سند علمی:

ICEE15_258

تاریخ نمایه سازی: 17 بهمن 1385

چکیده مقاله:

در این مقاله روشی مکاشفه ای ارائه گردید ه است که می تواند عملیات نگاشت هسته های IP بر روی یک شبکه بر تراشه متعارف را بصورت خودکار انجام داده و مسیریابی بهینه ای میان هسته های نگاشت یافته ایجاد نماید بگونه ای که میزان مصرف انرژی بر روی لینکهای ارتباطی شبکه بر تراشه کمینه گردد. این الگوریتم با یکی از روشهای الگوریتم ژنتیک که در این مقاله آن را سناریو 2 می نامیم مقایسه می گردد. نتایج شبیه سازی 19/93% بهبود نسبت به روش الگوریتم ژنتیک نشان را می دهد.

نویسندگان

آرمین مهران

دانشگاه آزاد اسلامی واحد علوم و تحقیقات

احمد خادم زاده

مرکز تحقیقات مخابرات ایران

بابک شیرپور

دانشگاه آزاد اسلامی واحد علوم و تحقیقات

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • S. Kumar et al., ، A Network on Chip Architecture ...
  • K. Lahiri, A. Raghunathan, and S. Dey, ، Efficient Exploration ...
  • Shashi Kumar, Axel Jantsch, ' A Network on Chip Architecture ...
  • _ Benini and G. D. Micheli, ^ Network on Chip ...
  • L. Benini and G. D. Micheli, *Powering Networks on Chips, ...
  • W. J. Dally and B. Towles, ،#Route Packets, Not Wires: ...
  • A. Hemanni, ،Network on a Chip: An architecture for billion ...
  • J. Hu and R. Marculescu, _ ergy-Aware Mapping for Tile-based ...
  • T. Lei and S. Kumar, _ Two-step Genetic Algorithm for ...
  • D.Shin, J. Kim, _ aware communication optimization for network on ...
  • L.Benini and G.De Micheli, ،Networks on Chips: A New SoC ...
  • P.Guerrier, A.Greiner, ?A generic architecture for on-chip packet switched interconnect ...
  • E.Rijpkema et al., ?Trade-offs in the design of a router ...
  • V.Lo et al. , ?OREGAMI: Tools for Mapping Parallel Computations ...
  • N.Koziris et al.?An Efficient Algorithm for the Physical Mapping of ...
  • Yoginder S. Dandass, 4 Genetic List Scheduling for Soft Real-Time ...
    • نمایش کامل مراجع