طراحی یک ضرب کننده هیبریدی PTL-CMOS با سرعت بالا و توان پایین با استفاده از مدل ارزیابی مسیر بحرانی

ضرب کننده جزء اساسی بسیاری از ماژول های محاسباتی است. به عنوان مهم ترین جزء یک ضرب کننده، تمام جمع کننده (FA) نیز تاثیر قابل توجهی بر عملکرد کلی دارد. تمام جمع کننده های مبتنی بر منطق ترانزیستور عبوری (PTL) در سال های اخیر یک زمینه تحقیقاتی بسیار محبوب بوده اند، اما تاخیر ناهموار، تجزیه و تحلیل مسیر بحرانی ضرب کننده های مبتنی بر تمام جمع کننده های PTL را دشوار می کند. در این مقاله، ما مدلی را برای ارزیابی مسیر بحرانی ضرب کننده آرایه ذخیره رقم نقلی (CSA) پیشنهاد می کنیم که می تواند اندازه مجموعه ورودی شبیه سازی را از ۴ گیگا بایت به ۹۳ کلوین کاهش دهد تا در نهایت حداکثر تاخیر ضرب کننده را به دست آورد. ما یک ضرب کننده CSA جدید کم مصرف و پرسرعت را بر اساس تمام جمع کننده های PTL و تمام جمع کننده های CMOS، با استفاده از مدل ارزیابی مسیر بحرانی خود پیشنهاد می کنیم. کار پیشنهادی در فرآیند ۲۸ نانومتری پیاده سازی شده است. ما از این مدل برای کاهش تاخیر در بدترین حالت به میزان ۱۴.۵٪ استفاده می کنیم. ضرب کننده پیشنهادی، حاصلضرب تاخیر توان را ۹.۴٪ نسبت به ضرب کننده CMOS کامل معمولی بهبود بخشید.

کلیدواژه ها:

ضرب کننده CSA ، توان پایین ، منطق ترانزیستور عبور ، تاخیر در بدترین حالت