یک رویکرد سطح سختافزاری برای کاهش تداخل ردیف حافظه؛ چیدمان داده ها و شتابدهنده های CNN با تاکید بر FPGA

شبکه های عصبی کانولوشن برای کاربردهای مدرن هوش مصنوعی اساسی هستند، اما اغلب به دلیل الگوهای دسترسی غیرمجاور در طول عملیات پردازش، از تنگناهای قابل توجه حافظه رنج می برند. اگرچه کارهای قبلی طراحی داده ها را در سطح نرم افزار بهینه کرده اند، اما راه حل های سطح سخت افزاری برای شتاب دهنده های چند حافظه ای هنوز مورد بررسی قرار نگرفته اند. در این مقاله، ما یک رویکرد سطح سخت افزاری برای کاهش تداخل ردیف حافظه در شتاب دهنده های شبکه های عصبی کانولوشن مبتنی بر FPGA پیشنهاد می کنیم. به طور خاص، ما یک کنترل کننده DDR پویا تولید شده با استفاده از Vivado ۲۰۱۹.۱ را معرفی می کنیم که تخصیص نقشه ویژگی را در بانک های حافظه بهینه می کند و در ارتباط با یک معماری چند حافظه ای برای فعال کردن دسترسی موازی عمل می کند. روش ما تداخل ردیف ها را تا ۲۱٪ کاهش می دهد و توان عملیاتی را در FPGA KCU۱۵۰۰، با اعتبارسنجی در YOLOv۲، VGG۱۶ و AlexNet، ۱۷٪ بهبود می بخشد. نوآوری کلیدی در استراتژی نگاشت آدرس ویژه لایه و طراحی مشترک سخت افزار-نرم افزار نهفته است که یک راه حل مقیاس پذیر و کارآمد برای استنتاج شبکه های عصبی کانولوشن در هر دو پلتفرم لبه و ابری ارائه می دهد.

کلیدواژه ها:

شتاب دهنده ها ، بهینه سازی ، کنترل کننده ، چند حافظه ای ، شبکه های عصبی کانولوشن