بهینه سازی نوسان کننده حلقوی مبتنی بر وارونگر CMOS با استفاده از الگوریتم بهینه ساز تعادل

در این مقاله، یک نوسان کننده حلقوی ۵ طبقه مبتنی بر وارونگر های CMOS طراحی و شبیه سازی شده است. طراحی این نوسان کننده با استفاده از الگوریتم بهینه ساز تعادل انجام شده است. انتخاب اندازه های مناسب برای ترانزیستورهای مدار، به طور چشم گیری عملکرد مدار را تعیین می کند. از اینرو اندازه ترازنیستورهای مدار به عنوان متغیرهای طراحی توسط الگوریتم بهینه ساز تعادل و با هدف کاهش نویزفاز مدار تعیین شده است. نوسان-کننده طراحی شده در نرم افزار کیدنس شبیه سازی شده که قادر است در فرکانس ۱۵/۱ گیگاهرتز نوسان کند. مقدار جریان مصرفی نوسان کننده به ازای منبع تغذیه ۲/۱ ولت برابر µA۵۰۰ است. بر اساس نتایج شبیه سازی، نویز فاز نوسان کننده طراحی شده در فاصله فرکانسی MHz ۱ از فرکانس نوسان برابرdBc/Hz ۶۶/۹۱- است. ضریب شایستگی نوسان کننده بهینه شده برابر dBc/Hz ۶۵/۱۵۰- است.