رگولاتور با افت ولتاژ کم وpsrr و پاسخ زمانی مناسب
محل انتشار: بیست و یکمین کنفرانس مهندسی برق ایران
سال انتشار: 1392
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,062
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE21_874
تاریخ نمایه سازی: 27 مرداد 1392
چکیده مقاله:
در این مقاله یک رگولاتور با افت ولتاژ پایین LDO) طراحی و شبیه سازی شده است. در رگولاتورهای LDO معمولی برای پایداری به یک خازن بزرگ در خروجی نیاز است که در ساختار ارائه شده این خازن حذف شده است. چون این خازن بزرگ مهمترین مشکل در مجتمع کردن رگولاتور است. به علاوه برای بهبود پاسخ زمانی رگولاتور نیز از یک مدار مشتقگیر در داخل رگولاتور استفاده شده است. همچنین برای رسیدن به پایداری در تمام حالات کاری رگولاتور، از روش جبران سازی میلر بهره گرفته شده است. این ساختار به ازای جریان خروجی صفر تا50 میلی آمپر و به ازای خازن خروجی حداکثر تا 200 پیکوفاراد پایدار است. نتایج به دست آمده از شبیه سازی این ساختار در تکنولوژی 0.18μmنشان میدهد که ضریب حذف اثرات نامطلوب منبع تغذیهPSRR) نیز در تمامی حالات مقدار مناسبی دارد.
کلیدواژه ها:
نویسندگان
مهدی کریمی احمدآبادی
دانشگاه صنعتی خواجه نصیرالدین طوسی