تکنیک های تحمل پذیرخطا در طراحی مدارهای دیجیتال با استفاده از منطق چهارگانه و ترانزیستورهای چهارگانه
سال انتشار: 1403
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 38
فایل این مقاله در 18 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICCONF09_140
تاریخ نمایه سازی: 17 تیر 1403
چکیده مقاله:
پیشرفتهای روز افزون در فناوری CMOS موجب شده مدارها و سیستمهای دیجیتال نسبت به روند تغییرات تولید، فرسودگی و یا خطاهای نرم افزاری بسیار حساس شوند. مطالعات زیادی بر روی تکنیکهای تحمل پذیر خطا با استفاده از افزونگی سخت افزاری صورت گرفته تا قابلیت اطمینان بهبود یابد. منطق چهارگانه ۱ یا QL، یک تکنیک افزونگی چندگانه درهم آمیخته است که خطاها را از طریق سوییچینگ آنها از وضعیت بحرانی به زیربحرانی ، تصحیح میکند. با این حال، QL نمیتواند خطاها را در یک یا دو لایه آخر یک مدار تصحیح کند. در مقابل QL، ساختار ترانزیستور چهارگانه ۲ (QT) درحالی که عملیات را در یک مدار انجام میدهند، خطاها را نیز تصحیح میکنند. در این مقاله ، یک روش که QL را با QT ترکیب میکند پیشنهاد می شود. منطق QL پیشنهادی در ترکیب با منطق (QLQT) QT ارائه و ارزیابی شده، سپس با سایر تکنیک های تحمل پذیر خطا مانند افزونگی ماژولار سه گانه ۳ و افزونگی در هم آمیخته سه گانه ۴ با استفاده از مدلهای محاسباتی اتفاقی مقایسه می شود. نتایج نشان میدهد ساختار QLQT قابلیت اطمینان بهتری را نسبت به سایر تکنیک های تحمل پذیر خطا دارد. این نتایج ، ویژگی های مطلوبی را برای پیاده سازی تکنیکهای کارآمد تحمل پذیر خطا در طراحی مدارها و سیستم های مطمئن ارائه میکند.
کلیدواژه ها:
نویسندگان
علی بوالحسنی
گروه مهندسی کامپیوتر، واحد علوم و تحقیقات ، دانشگاه آزاد اسلامی ، تهران ، ایران
راضیه حسن پور
گروه مهندسی کامپیوتر، واحد اراک ، دانشگاه آزاد اسلامی ، اراک ، ایران
عبدالرضا پیرحسینلو
گروه مهندسی کامپیوتر، واحد اراک ، دانشگاه آزاد اسلامی ، اراک ، ایران
علیرضا پویان
گروه مهندسی کامپیوتر، واحد اراک ، دانشگاه آزاد اسلامی ، اراک ، ایران
فهیمه رضوانی
گروه مهندسی کامپیوتر، واحد اراک ، دانشگاه آزاد اسلامی ، اراک ، ایران