مقایسه و شبیه سازی یک نوع LNA بسیار خطی با استفاده از فرآیند ۴۵ نانومتری CMOS

این مقاله بر روی طراحی عملکردهای تقویت کننده های کم مصرف و کم نویز (LNA) تمرکز دارد توپولوژی های مختلف LNA که با مصرف توان زیر میلی وات در فرکانس ۲.۴ گیگاهرتز کار میکنند در یک فرایند تجاری ۴۰ CMOS نانومتری پیاده سازی شده اند. LNA۱ کاسکد سورس مشترک (LNA) دارای بهره ولتاژ ۱۲.۲۲ دسی بل ضریب نویز ۴.۳۵ (NF) دسی بل و نقطه رهگیری ورودی مرتبه سوم ۱۲.۶۸ (IIP۳) - دسی بل در ۹۹۵۶ میکرووات است در حالی که LNAZ پیشنهادی بهبود یافته است. خطی بودن دارای افزایش ۵۶۸ دسی بل ۵.۱۳ دسی بل NF و ۱۲ dBm IIP۳ است. تفاوت بین هر دو طرح نهایی که شامل خطی بودن و افزایش بهره است از محل اندوکتانس گیت (Lg ) در تراشه ناشی می شود. LNA۳ پیشنهادی با یک تراشه Lg و با دارای افزایش ولتاژ ۱۱.۱ دسی بل ۴.۲۷ NF دسی بل و IIP۳۰.۸۲ دسی بل است. علاوه بر این LNA۴ پیشنهادی با یک تراشه خارج از تراشهLg و دارای افزایش ولتاژ ۱۰.۳۱ دسی بل ۳.۶۸ NF دسی بل و IIP۳۰.۸۹ دسی بل در ۹۸۹۶ میکرووات در شبیه سازیهای پس از چیدمان است. با مقایسه LNAها LNA۴ پیشنهادی با یک تراشه خارج از تراشهLg و با بهترین شاخص شایستگی (FOM) را دارد. هدف این کار دستیابی به ارقام خطی بهبود یافته در توان زیر میلی وات است. هدف این مقاله شبیه سازی و مقایسه ای بین LNA۴ شبیه سازی شده با تکنولوژی CMOS نانومتری و یک تکنولوژی CMOS ۵ نانومتری مقایسه میگردد که نتایج مقایسه شبیه سازی در بخش ۴ مقاله درج شده است. با وجود اینکه تکنولوژی مورد استفاده مساحت کمی بزرگتر را اشغال میکند اما کماکان پاسخهای بسیار نزدیکی به هم دارند.

کلیدواژه ها:

بسیار توان پایین ، خطی بهبود یافته ، کم نویز ، CMOS ، IMD ، خطی سازی ، مدار فرکانس بالا