تنظیم کننده ولتاژ با افت کم بر مبنای FVF در فناوری CMOS
محل انتشار: فصلنامه صنایع الکترونیک، دوره: 3، شماره: 3
سال انتشار: 1391
نوع سند: مقاله ژورنالی
زبان: فارسی
مشاهده: 121
فایل این مقاله در 17 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_SAIRAN-3-3_001
تاریخ نمایه سازی: 9 آبان 1402
چکیده مقاله:
در این مقاله، یک تنظیم کننده ولتاژ با افت کم (LDO) بر پایه دنبال کننده ولتاژ Flipped شده (FVF) ارایه می شود که در آن به منظور ارتقا مشخصه های ایستای مدار از یک حلقه بازخورد بیرونی استفاده شده است. همچنین به سبب امکان حذف خازن خروجی برون- تراشه ای، این LDO قابلیت پیاده سازی به صورت تمام مجتمع را دارد و کاهش چشم گیر تلفات توان نسبت به ساختارهای مشابه، امکان بکارگیری آن را در سیستم های توان پایین فراهم آورده است. نشان داده خواهد شد که LDO پیشنهادی علاوه بر تنظیم های مناسب بار و خط از رفتار پویای مناسب تنها به ازای جریان خاموشی µA ۳۱ برخوردار می باشد. کلیه نتایج شبیه سازی توسط HSPICE و با بکارگیری فناوری CMOS mµ ۳۵/۰ بدست آمده است.
کلیدواژه ها:
نویسندگان
رسول فتحی پور
کارشناس ارشد برق الکترونیک، دانشگاه گیلان
علیرضا صابرکاری
دانشگاه گیلان-دکتری تخصصی