بررسی تحقیقات انجام شده روی شبکه و تراشه‌های سه‌بعدی و چالش‌ها و مشکلات توسعه آن‌ها

سال انتشار: 1391
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,923

فایل این مقاله در 11 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

DOROUDIT01_101

تاریخ نمایه سازی: 7 آذر 1391

چکیده مقاله:

امروزه شبکه بر تراشه سه‌بعدی به عنوان یک موضوع مهم در طراحی تراش هاگ با تراکم بالا مطرح شده است. این تکنولوژی از سوی دو هم قرار دادن دو یا چند لایه از شبکه در تراشه دوبعدی به دست می‌آید. تحقیقات نشان داده است که شبکه بر تراشه سه‌بعدی قابلیت رسیدن به توان مصرفی کمتر، تأخیر کمتر و گذردهی بیشتر نسبت به شبکه بر تراشه‌ی دوبعدی را دارد . این مزایا به دلیل کاهش طول اتصالات سرزنی در شبکه بر تراشه‌های سه‌بعدی نسبت به شبکه بر تراشه‌های دوبعدی است . در این مقاله به بررسی تحقیقات و مطالعات انجام شده روی شبکه در تراشه‌های سه‌بعدی پرداخته و مزایا، معایب و مشکلات ساخت آن‌ها را از دیدگاه پارامترهای مختلف بررسی می‌کنیم.

کلیدواژه ها:

شبکه بر تراشه‌های سه‌بعدی ، توان مصرفی ، تاخیر ، گذر دهی ، مدارا ت مجتمع سه‌بعدی

نویسندگان

مریم عیسوندی

دانشجوی کارشناسی ارشد مهندسی کامپیوتر - گرایش معماری سیستم های کامپ

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • ICs: A Nove] chip design for improving submicrometer 3Dه [7] ...
  • on chips: a ew SOC paradigm, " IEEE Computer, Vol. ...
  • Y. Hoskote, et al, _ 5-GHz Mesh Interconnect for a ...
  • _ Magarshack and P.G. Paulin, _ _ ystem-on-Chip beyond the ...
  • W.J. Dally and B. Towles, "Route Packet, Not Wires: On-Chip ...
  • V. Raghunathan, M. B. Srivastava, and R. K. Gupta, "A ...
  • V. F. Pavlidis and E. G. Friedman, "Interconnet delay minimization ...
  • K. Takahashi, Y. Taguchi, M. Tomisaka, H.Yonemura, M. Hoshino, et ...
  • P.P. Pande, C. Grecu, M. Jones, A. Ivanov, and R. ...
  • V.F. Pavlidis and E.G. Friedman, :3-D Topologies for Networks _ ...
  • C. Nicopoulos, D. Park, R. Das, Y. Xie, V. Narayanan, ...
  • B. S. Feero and P. P. Pande, ، 'Networks-on Chip ...
  • B. Feero and P. P. Pande, "Performance evaluation for three ...
  • A. Jantsch and H Tenhunen, "Networks O1 Chip, " Kluwer ...
  • نمایش کامل مراجع