ارائه یک الگوریتم نگاشت شبکه روی تراشه بهم نظور بهبود پارامترهای کارایی مبتنی بر ساختار گراف و الگوریتم جستجوی هارمونی

کاهش ترانزیستورها به کمتر از ۵۰ نانومتر، منجر به افزایش تعداد ترانزیستورها به بیش از چندین میلیارد در یک تراشه می گردد؛ بنابراین باید روش های جدیدی برای مدیری ت حجم انبوهی از ترانزیستورها بر روی یک تراشه اعمال شود. سیستم بر تراشه و شبکه بر تراشه دو روش پیاد هسازی برای این مشکلات هستند. یکی از مهمترین مباحث طراحی شبکه روی تراشه، یافتن یک نگاشت مناسب از گراف هسته های پردازشی یک سیستم بر روی گره های شبکه روی تراشه هست . به علت پیچیدگی بالای این انتخاب، الگوریتم های متفاوتی پیشنهاد شده اند که هر یک از مزایا و معایبی برخوردار هستند . رویکردهای کلی نگاشت در شبکه های روی تراشه، شامل نگاشت هسته های پردازشی بر روی گره های یک شبکه روی تراشه و نگاشت وظایف یک برنامه کاربر دی بر روی هسته های پردازشی است. با توجه به ارزیابی های ارائه شده در این پژوهش، نگاشت شبکه روی تراشه بهینه ارائه می شود که ضمن تضمین تحمل پذیری خطا در روند مسیریابی، قابلیت اطمینان مسیر انتخاب شده را افزایش داده و با ایجاد تعادل بار در شبکه، علاوه بر کاهش ترافیک، منجر به کاهش زمان تحویل بسته ها به مقصد می شود

کلیدواژه ها:

نگاشت ، شبکه روی تراشه ، زمانبندی ، مسیریابی ، پارامتر کارایی ، جستجوی هارمونیک ، گراف .