طراحی جدید برای جمع کننده کامل تک بیتی با سرعت بالا و حجم و توان مصرفی پایین در پردازنده های سیگنال دیجیتال

مدارات محاسباتی، از جمله جمع گرها به عنوان زیر ساخت مهمی برای طراحی بسیاری از کاربردها نظیر فیلترهای تطبیقی، مدولاتورها، کنترلرهای منطق فازی به کار می آیند، مداراتی که در بسیاری از صنایع از جمله ارتباطات راه دور، صنایع مخابراتی، صنایع نظامی و انتظامی و صنایع پزشکی مورد استفاده قرار می گیرند. داشتن یک طراحی ایده آل و بهینه به منظور افزایش سرعت عملکرد و کاهش توان مصرفی و سطح گیت اشغالی می تواند در جهت رشد و پیشرفت صنایع از اهمیت بالایی برخوردار باشد. در این مقاله با هدف افزایش سرعت و کاهش فضای اشغالی بر روی تراشه، طراحی جدیدی برای جمع کننده کامل تک بیتی پیشنهاد شده است، مدار پیشنهادی حداکثر با استفاده از ۱۰ ترانزیستور در تکنولوژی CMOS ۰.۱۸ μm، پیاده سازی شده است. این طراحی در مقایسه با طراحی های استاندارد دارای سرعت بالاتر و توان مصرفی کمتری می باشد. نکته ای که در این طراحی مورد توجه قرار گرفته است حذف تمام گیت های NOT از مسیر بحرانی است که باعث افزایش سرعت پیاده سازی می شود، در این روش تعداد و ظرفیت خازن های داخلی کاهش می یابد علاوه بر آن حذف جریان اتصال کوتاه باعث کاهش مصرف توان می شود. نتایج شبیه سازی در مقایسه با پیاده سازی های اخیر برتری های آن را نشان می دهد. در این مقاله از ولتاژ تغذیه ۸/۱ ولت، دما ۲۷ درجه سانتی گراد و گوشه ها به طور پیش فرض TT استفاده شده است. نرم افزار مورد استفاده در این مقاله Cadence IC Design می باشد که صرفه جویی در مصرف انرژی را تا میزان ۹% نشان می دهد.

کلیدواژه ها:

جمع کننده کامل ، سرعت بالا ، توان مصرفی پایین ، کاهش گیت مصرفی ، پردازنده های سیگنال دیجیتال