طراحی یک مبدل آنالوگ به دیجیتال ثبات تقریب متوالی 8 بیتی جدید با استفاده از یک انتگرال گیر برای کاهش عناصر آرایه مبدل دیجیتال به آنالوگ خازنی

در این مقاله یک مبدل آنالوگ به دیجیتال 8 (ADC) بیتی که با استفاده از یک ثبات تقریب متوالی (SAR) تغییر یافته طراحی شده است، معرفی می شود. در ساختار مبدل تقریب متوالی پیشنهادی، از انتگرال گیری که با یک مبدل دیجیتال به آنالوگ (DAC) ادغام شده، استفاده می شود. وجود انتگرال گیر در ورودی مبدل نیاز به مدار نمونهبردارو نگهدار (Sample & Hold) را برطرف کرده و برای تولید سطوح مختلف ولتاژ در DAC از آن کمک گرفته می شود. به همین دلیل آلگوریتم تقریب متوالی طوری در ساختار پیشنهادی تغییر یافته که با تعداد خازن های کمتری در DAC سطوح ولتاژ مورد نیاز فراهم می شوند. بدین ترتیب با یک آرایه خازنی کاهش یافته در DAC پیچیدگی مدار کاسته شده و سطح سیلیکون کمتری اشغال می شود. مبدل پیشنهادی در 10 پالس ساعت عملیات تبدیل سیگنال ورودی آنالوگ را به کد دیجیتال به اتمام می رساند. برای بررسی بیشتر روش پیشنهادی، مدار مربوط به مبدل ثبات تقریب متوالی در سطح ترانزیستوری و در تکنولوژی 0/18 CMOS میکرومتر با ولتاژ تغذیه 1/8 ولت طراحی و شبیه سازی شده است. نتایج شبیه سازی نشان می دهند که نسبت سیگنال به نویز و اعوجاج (SNDR) برای پهنای باند ورودی 640 کیلوهرتز 48/3 دسیبل، بیت موثر 7/74 (ENOB) بیت و مصرف توان 0/85 میلی وات می باشند.

کلیدواژه ها:

مبدل آنالوگ به دیجیتال ، مبدل دیجیتال به آنالوگ ، آلگوریتم تقریب متوالی ، آرایه خازنی کاهش یافته