Using Chip Master Planning in Automatic ASIC Design Flow to Improve Performance and Buffer Resource Management
- سال انتشار: 1388
- محل انتشار: دوفصلنامه مجله کامپیوتر و رباتیک، دوره: 3، شماره: 2
- کد COI اختصاصی: JR_JCR-3-2_005
- زبان مقاله: انگلیسی
- تعداد مشاهده: 403
نویسندگان
Department of Electrical and Computer Engineering, Shahid Beheshti University, G. C., Tehran, Iran
IT and Computer Engineering Department, Amirkabir University of Technology, Tehran, Iran
چکیده
Modern integrated circuits consist of millions of standard cells and routing paths. In nano-scale designs, mis-prediction is a dominant problem that may diminish the quality of physical design algorithms or even result in the disruption of the convergence of the design cycle. In this paper, a new planning methodology is presented in which a master-plan of the chip is constructed at the early levels of the physical design, preparing for the operation of the subsequent physical design stages. As a proof of concept study, the proposed planning design flow is applied to both wire planning and buffer resource planning, and the outcomes are compared against conventional contributions. Experimental results reveal considerable improvements in terms of performance, timing yield and buffer usage.کلیدواژه ها
Routability, Planning, Placementمقالات مرتبط جدید
اطلاعات بیشتر در مورد COI
COI مخفف عبارت CIVILICA Object Identifier به معنی شناسه سیویلیکا برای اسناد است. COI کدی است که مطابق محل انتشار، به مقالات کنفرانسها و ژورنالهای داخل کشور به هنگام نمایه سازی بر روی پایگاه استنادی سیویلیکا اختصاص می یابد.
کد COI به مفهوم کد ملی اسناد نمایه شده در سیویلیکا است و کدی یکتا و ثابت است و به همین دلیل همواره قابلیت استناد و پیگیری دارد.