مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین

در این مقاله یک مدار دینامیکی جدید برای کاهش توان مصرفی مقایسه کننده های نشانه پیشنهاد می شود. برای کاهش توان مصرفی در مدار دینامیکی پیشنهادی از ترانزیستورهای NMOS برای پیش بار گره دینامیکی استفاده شده است. بدین طریق دامنه تغییرات ولتاژ گره دینامیکی کم شده و توان مصرفی کاهش می یابد. شبیه سازی گیت های OR عریض و مقایسه کننده های نشانه 40 بیتی با استفاده از نرم افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه سازی گیت های OR 32 بیتی در تاخیر یکسان، 42% کاهش توان و 1.68 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دینامیکی متداول نشان می دهند. همچنین نتایج شبیه سازی بیانگر 52% و 16% کاهش به ترتیب در توان مصرفی و تاخیر مقایسه کننده نشانه پیشنهادی نسبت به نوع متداول آن تحت مصونیت در برابر نویز یکسان است.

کلیدواژه ها:

مقایسه کننده نشانه ، مدارهای دینامیکی ، جریان نشتی ، مصونیت در برابر نویز