امیر کریمی - گروه برق والکترونیک، دانشکده فنی و مهندسی، واحد شهرقدس، دانشگاه آزاد اسلامی، تهران، ایران
مهدی زارع - گروه برق والکترونیک، دانشکده فنی و مهندسی، واحد شهرقدس، دانشگاه آزاد اسلامی، تهران، ایران
محسن معدنی - گروه برق والکترونیک، دانشکده فنی و مهندسی، واحد شهرقدس، دانشگاه آزاد اسلامی، تهران، ایران

امروزه تمرکز اصلی در صنعت VLSI بر روی کاهش اتلاف توان و افزایش سرعت تراشه می باشد. منطق چند ارزشی MVL می تواند موجب کاهش عملیات ریاضی شده و نتیجتا، کاهش سطح تراشه و توان مصرفی را در مقایسه با منطق دو ارزشی در پی داشته باشد. از سوی دیگر استفاده از نانوترانزیستورهای CNTFET می تواند راه حلی برای دستیابی به اهداف فوق باشد. بدین منظور دراین مقاله ابتدا یک گیت NOT سه سطحی بهینه سازی می شود و در مرحله بعد یک گیت NOT مناسب برای منطق سه سطحی پیشنهاد می شود. شبیه سازی مدارات با استفاده از نانو ترانزیستورهای CNTFET 18 نانومتر و ولتاژ تغذیه 0/9 ولت، انجام می شود. نتایج شبیه سازی گویای بهبود حدود 57 % در پارامتر توان مصرفی در مدار بهینه سازی شده و بهبود 62 % در مدار پیشنهادی دو است. همچنین PDP مدار بهینه سازی شده بهبود متوسط 45 % و مدار پیشنهادی دو بهبود متوسط 37 %را نشان می دهند.

منطق سه سطحی، تاخیر، توان، PDP ، CNTFET