طراحی اسیلاتور ترکیبی حلقوی با استفاده از منطق CMOS و CS-CMOS

سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 560

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

NCNIEE05_017

تاریخ نمایه سازی: 22 دی 1396

چکیده مقاله:

مدیریت نویز سوییچینگ در سیستم های سیگنال ترکیبی، بسیار چالش برانگیز شده که موجب بالا رفتن هزینه ها در فضا و توان گشته است. خانواده های منطقی که در این زمینه تولید نویز ناشی از قطع و وصل را کمینه می کنند، مانند منطق csIبه طور قابل ملاحظه ای توان مصرفی بیشتری نسبت به cmos نیاز دارند. همچنین منطق دیگری به نام cs-cmos (جهت دهی جریان) ارایه شده است که این خانواده نویز سوییچینگ را کاهش داده و توان مصرفی را نسبت به csI به طور قابل ملاحظه ای کاهش می دهد ولی همچنان نسبت به cmos توان مصرفی بیشتری مصرف می نماید. در این مقاله یک مدار اسیلاتور حلقوی ارایه شده که ترکیبی از cs-cmos می باشد. به گونه ای که مزایای دو خانواده را دارا می باشد و علاوه بر کمینه کردن نویز سوییچینگ توان مصرفی را نیز نسبت به خانواده های cs-cmos و اسیلاتور حلقوی ترکیبی 13 مرحله ای با استفاده از معکوس کننده cmos و معکوس کننده cs-cmos در فناوری 0.18μm بعد از بدست آوردن پارامترهای توان مصرفی و نویز نشان می دهد که اسیلاتور ترکیبی، نویز را تقریبا دوبرابر نسبت به cmos و توان متوسط را از (5-)10*11 به (6-)10*7.87 نسبت به cs-cmos کاهش می دهد.

نویسندگان

عباس قریشی

دانشگاه آزاد اسلامی، واحد بندرعباس

سیدعلی حسینی

استادیار گروه الکترونیک، دانشکده مهندسی برق، واحد یادگار امام خمینی (ره) شهرری، دانشگاه آزاد اسلامی، تهران، ایران