طراحی حافظه نهان توان پایین با استفاده از دومینو مبتنی بر مقایسه جریان اصلاح شده

در این مقاله، یک مقایسه کننده نشانه 40 بیتی با تاخیر و توان مصرفی کم برای استفاده درریزپردازندههای 64 بیتی پیشنهاد میشود. در مقایسه کننده نشانه پیشنهادی برای کاهش توان مصرفی از مقایسه جریان شبکه پایینکش با جریان مرجع استفاده شده است تا میزان هدایت ترانزیستورنگهدارنده کنترل شود. بدین طریق تنازع بین شبکه پایینکش و ترانزیستور نگهدارنده کاهش مییابد وتاخیر و توان مصرفی کم میگردد. همچنین با بکارگیری ترانزیستور در حالت دیودی جریان شبکه پایین کش کاهش یافته است.مقایسه کنندههای نشانه با استفاده از نرم افزار HSPICE در تکنولوژی CMOS 90 نانومتر و ترانزیستورهایی با ولتاژ آستانه کم ) LVT ( شبیه سازی شدند. نتایج شبیه سازی برای مقایسه کنندههای نشانه 40 بیتی نشان میدهند که تحت مصونیت در برابر نویز یکسان، تاخیر و توان مصرفی در مقایسه کننده نشانه پیشنهادی به ترتیب 15 % و 18 % نسبت به مقایسه کننده نشانه استاندارد کاهش یافته است.

کلیدواژه ها:

حافظه نهان ، مقایسه کننده نشانه ، تاخیر ، طراحی توان پایین ، مصونیت در برابر نویز