طراحی یک ضرب کننده 16 بیتی Vedic با توان مصرفی پایین
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 835
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NAECE02_010
تاریخ نمایه سازی: 11 مرداد 1396
چکیده مقاله:
در این مقاله یک ضرب کننده 16 بیتی Vedic توان پایین بر روی FPGAسری Spartan6 پیاده سازی شده است. بوسیله ی تکنیک های PrecomputingوClock gating توان مصرفی ضرب کننده به میزان 14 درصد کاهش داده شده است. دراین روش ها با استفاده از کاهش فعالیت مدار توان تلفاتی کاهش داده شده است. با کاهش گذرهای صفر به یک توان تلفاتی دینامیک مدار به طور موثر کاهش میابد.این ضرب کننده توان پایین توسط نرم افزار ISE13.2 طراحی و شبیه سازی شده است.
کلیدواژه ها:
نویسندگان
رضا قلی نژاد
دانشکده برق دانشگاه شهید بهشتی
علیرضا حسن زاده
دانشکده برق دانشگاه شهید بهشتی
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :