طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA

در این مقاله ساختار یک فیلتر FIR دیجیتال پایین گذر 20 پله بر روی FPGA با بکارگیری از تکنیک پردازش موازی، ارایه شده است. برای دو برابر نمودن سرعت کلاک، ساختار مستقیم فیلتر دوبار تکرار و به فیلتر 2- موازی تبدیل شده است. با توجه به ثابت بودن ضرایب فیلتر، برای افزایش سرعت و کاهش حجم فیلتر، از LUT بجای بلوک های ضرب استفاده شده و از خاصیت تقارن ضرایب بهره گرفته شده است. برای ارتقا طراحی از برخی تکنیک های ذخیره سازی اطلاعات استفاده شد و با ادغام دو قسمت موازی، خروجی حاصل گردیده است. نتایج سنتز، سرعت کلاک MHZ و753،549، حجم سخت افزاری 894اسلایس و توان مصرف دینامیکی 0،841 وات را نشان می دهد. نتایج شبیه سازی نشان میدهد فیلتر طراحی شده از سرعت بیشتر و حجم سخت افزار کمتری

کلیدواژه ها:

فیلتر دیجیتال ، FIR ، پردازش موازی ، FPGA