حلقه ی تاخیر پهن باند با پمپ بار خود تنظیم و بدون مشکل عدم تطبیق

برای داشتن نرخ داده با پهنای باند وسیع بین قطعات الکترونیکی نیاز به استفاده از تکنولوژی پیشرفته ی مدیریت کلاک مانند حلقه ی قفل تاخیر (DLL) می باشد. با استفاده از DLL می توان هم زمانی دقیق بین سیگنال های کلاک داخلی و خارجی ایجاد کرد. در این مقاله، یک DLL مناسب برای سیستم های واسطه ی سرعت بالا در حافظه ها و I/Oها با استفاده از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم افزار ADS2008 بر مبنای تکنولوژی TSMC CMOSRF0/18 μm ولتاژ تغذیه ی 1/8 ولت در سطح ترانزیستور شبیه سازی شده است. در طراحی آن روش قفل با دو دوره ی تناوب برای افزایش بازه ی فرکانس ورودی خط تاخیر به کار رفته است. علاوه بر آن مدار جدیدی برای بلوک پمپ بار معرفی شده است که به کمک آن مشکل عدم تطبیق جریان ها حل شده و در نتیجه جیتر و خطای فاز استاتیکی در حد مطلوبی کاهش یافته است. در نهایت حلقه ی قفل تاخیری با پهنای باند مفید 540MHz و جیتر موثر 4/1psec در 820MHz حاصل شده است، که در آن اتلاف توان نیز کاهش قابل توجهی پیدا کره است، به طوری که توان مصرفی حلقه در فرکانس 820MHz برابر 4/13mW می باشد.

کلیدواژه ها:

حلقه ی قفل تاخیر ، پمپ بار ، مدار تشخیص دهنده ی فاز ، جیتر ، پهنای باند