پیاده سازی عملگرهای جمع و ضرب مبتنی بر سیستم اعداد مانده ای با سرعت عمل بالا بر روی تراشه ی FPGA برای مجموعه پیمانه ی جدید 2n-1, 2n-1-1 و2n

بهبود سرعت پردازش در سیستم های یکپارچه ی پردازش تصویر یک امر تکنیکی مهم تلقی می گردد تاخیر ناشی از انتشار رقم نقلی در محاسبات باینری به طور چشمگیری سرعت پردازش و بازده ی انرژی را در این سیستم ها کاهش می دهد بر خلاف محاسبات باینری سیستم اعداد مانده ای دارای قابلیت انجام محاسبات ریاضی بدون انتشار رقم نقلی با سرعت و قابلتی اطمینان بسیار بالا می باشد در این مقاله با معرفی مجموعه پیمانه ی جدید 2n.2n-1.2n-1 -1 به پیاده سازی عملگرهای جمع و ضرب با سرعت بسیار بالا بر روی تراشه های FPGA خواهیم پرداخت بدین ترتیب می توان انتظار داشت که سیستم یکپارچه ی پردازش تصویر مبتنی بر سیستم اعداد مانده ای در مقایسه با سیستم مبتنی بر عملگرهای باینری عملکرد سریعتر و دقیقتری داشته باشد و فضای سخت افزاری کمتری را اشغال نماید

کلیدواژه ها:

سیستم اعداد مانده ای ، مجموعه پیمانه ، تراشه ی FPGA ، زبان برنامه نویسی Verilog ، Modelsim ، Xilinx ISE Design Suite