طراحی و بهینه سازی فلیپ فلاپ فعال شونده با پالس با توان مصرفی کم و سرعت بالا جهت استفاده درمبدل آنالوگ به دیجیتال مبتنی بر زمان

امروزه مبدل های آنالوگ به دیجیتال مبتنی بر زمان به دلیل دقت و سرعت بالای آن ها و برطرف کردن مشکلات حوزه آنالوگ، مورد توجه ویژه ای قرار گرفته اند. در این مقاله فلیپ-فلاپ بهینه شده جهت استفاده داخل ساختار TDC پیشنهاد شده است. این فلیپ-فلاپ فعال شونده با پالس قادر به clock gating می باشد و توان مصرفی کمتر و سرعت بیشتری نسبت به سایر فلیپ-فلاپ های مشابه خود دارد. با توجه به اینکه در فلیپ-فلاپ پیشنهاد شده مدار جداگانه ای تولید پالس ساعت را انجام می دهد، می توان مدار مولد پالس را به صورت اشتراکی بین چندین لچ استفاده کرد، که کاهش بیشتر توان مصرفی را در پی دارد. کلیه شبیه سازی ها توسط نرم افزارHSPICE با فناوری90nm CMOS انجام شده است که نتایج حاصل شده نشان می دهد مبدلی که از فلیپ-فلاپ پیشنهادی در ساختار آن استفاده شده نسبت به مبدلی که از فلیپ-فلاپ مشابه آن داخل ساختار TDC استفاده شده، دارای %8/14 بهبود در کاهش توان مصرفی و %3/12 بهبود در مقدار حاصل ضرب توان و تاخیر می باشد

کلیدواژه ها:

فلیپ فلاپ ، لچ ، مبدل تاخیر به دیجیتال (TDC) ، مبدل آنالوگ به دیجیتال(ADC)