طراحی ضرب کننده آرایهای با هدف کاهش توان مصرفی

سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 735

متن کامل این مقاله منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل مقاله (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

AIHE09_074

تاریخ نمایه سازی: 22 مهر 1394

چکیده مقاله:

در این مقاله با استفاده از ضرب کننده آرایه ای و بکارگیری تکنیک برگشتی ضرب کننده آرایه ای جدیدی مطرح شده است کهعملکرد مناسبی نسبت به ضربکنندههای آرایهای دارد. در قالب ضرب دو عدد 8 بیتی با استفاده از نرم افزار Hspice بوسیله ی کتابخانه TSMC180nm و ولتاژ تغذیه 1 ولت شبیه سازی صورت گرفته است. جهت بررسی صحت عملکرد، این مکانیزم در تکنولوژی های 130nm و PTM 65nm نیز پیاده سازی و شبیه سازی شده است. نتایج شبیه سازی نشان می دهد که اعمال تکنیک فوق در ضربکننده آرایهای منجر به بهبود پارامتر PDP می شود. این بهبود به ازای تکنولوژی 180nm برابر با 13/32 درصد و به ازای تکنولوژی 130nm برابر با 3/23 درصد و به ازای تکنولوژی 65nm برابر با 7/51 درصد می باشد.لازم به ذکر است که اعمال این تکنیکبه طور قابل ملاحظه ای باعث کاهش تعداد ترانزیستورها و در نتیجه کاهش مساحت اشغالی می شود.

کلیدواژه ها:

ضرب کننده آرایه ای ، ضرب کننده آرایه ای برگشتی ، توان مصرفی ، تأخیر

نویسندگان

سیدمسعود رضوی

دانشجوی کارشناسی ارشد مهندسی برق الکترونیک دانشگاه امام رضا (ع)

سیدرضا طالبیان

عضو هیئت علمی دانشگاه بین المللی امام رضا (ع)