ارزیابی الگوریتم مسیریابی تطبیقی برای تحمل پذیری خطا و ارائه یک معماری جدید برای افزایش کارآیی در NOC
عنوان مقاله: ارزیابی الگوریتم مسیریابی تطبیقی برای تحمل پذیری خطا و ارائه یک معماری جدید برای افزایش کارآیی در NOC
شناسه ملی مقاله: NCCEB01_127
منتشر شده در همایش ملی مهندسی کامپیوتر و فناوری اطلاعات در سال 1392
شناسه ملی مقاله: NCCEB01_127
منتشر شده در همایش ملی مهندسی کامپیوتر و فناوری اطلاعات در سال 1392
مشخصات نویسندگان مقاله:
نگار اکبری - موسسه آموزش عالی جهاد دانشگاهی خوزستان
معصومه کتکی نیا - موسسه آموزش عالی جهاد دانشگاهی خوزستان
ابراهیم بهروزیان نژاد - دانشگاه آزاد اسلامی واحد شوشتر،گروه کامپیوتر،شوشتر،ایران
خلاصه مقاله:
نگار اکبری - موسسه آموزش عالی جهاد دانشگاهی خوزستان
معصومه کتکی نیا - موسسه آموزش عالی جهاد دانشگاهی خوزستان
ابراهیم بهروزیان نژاد - دانشگاه آزاد اسلامی واحد شوشتر،گروه کامپیوتر،شوشتر،ایران
ایده شبکه بر روی تراشه از سیستمهای توزیع شده و شبکههای کامپیوتری با هدف اتصال ساختیافته و قابل توسعه اجزای روی تراشه درنظر گرفته شده است. در حال حاضر طراحیهای تجاری از 10 تا 100 بلوک کاربردی و ذخیرهسازی تعبیه شده در یک سیستم واحد بر روی یک تراشه (SOC) ادغام میشوند و به احتمال زیاد در آینده نزدیک تعداد آنها افزایش قابل توجهی خواهد داشت. تقاضای مخابراتی این مولتی پروسسور بزرگ SoCs با ظهور الگوی شبکه بر روی یک تراشه پدید آمده است. در پروسههای deep sub-micron (DSM) VLSI تضمین ساخت صحیح با بازده قابل قبول بدون استفاده از روشهای طراحی که وجود ذاتی خطاهای تولید را درنظر بگیرد، دشوار است. در این مقاله در موضوع اول به تحقیق پیرامون سبک اجرایی همبسته با طرحخهای مسیریابی تطبیقی در محصولات NoC میپردازیم. در موضوع دوم توپولوژی جدیدی برای شبکههای روی تراشه ارائه شده است که بهبود یافته توپولوژی مش قطری میباشد و باعث افزایش کارآیی و کاهش تأخیر نسبت به شبکه مش میشود.
کلمات کلیدی: شبکه بر روی تراشه،الگوریتم مسیریابی،مش قطری،تحمل پذیری خطا
صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/254291/