سیویلیکا را در شبکه های اجتماعی دنبال نمایید.

ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی

سال انتشار: 1392
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 776

متن کامل این مقاله منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل مقاله (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دانلود نمایند.

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

CECIT01_543

تاریخ نمایه سازی: 14 شهریور 1392

چکیده مقاله ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی

روشهای آزمون زنجیره پویش به طور گسترده برای آزمون مدارات ترتیبی به کار میروند. مشکل این روشها، زمان آزمون بالا میباشد، زیرا بردارهای آزمون به طور موازی به مدار داده میشوند. روشهای آزمون خودکار توکار، دارای سرعت آزمون بالاتری هستند، اما پوشش خطای پایینتریرا میدهند. در این مقاله، یک روش ترکیبی ارائه شده است که به طور قابل توجهی، زمان آزمون را کاهش میدهد. فرایند آزمون از دو قسمت تشکیلمیشود: 1. تعدادی بردار مشخص که از بیرون مدار به زنجیرهی پویش آن اعمال میشوند. 2. پاسخ بردارهای آزمون به عنوان یک بردار آزمون جدید بهمدار اعمال میشود. همچنین یک گراف برای انتخاب بردارهای مشخص ارائه شده است که بر مبنای تعداد خطای باقیمانده در سیستم میباشد. نتایج تجربی روی مدارهای محک ISCAS’89 کارایی روش ارائه شده را نسبت به روشهای قبلی نشان میدهد. روش ارائه شده در این مقاله زمان آزمون را کاهش میدهد.

کلیدواژه های ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی:

نویسندگان مقاله ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی

فاطمه شیری

دانشگاه آزاد اسلامی واحد دزفول

زهرا لطفی خلف جوی

دانشگاه آزاد اسلامی واحد دزفول

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
J. Rajski, J. Tyszer, M. Kassab, N. Mukherjee, R. Thompson, ...
I. Pomeranz, L. N. Reddy, and S. M. Reddy, "C ...
I. Hamazaoglu and J. H. Patel, "Test set compaction algorithms ...
S. Y. Lee and K. K Saluja, "Test application time ...
S1196 S1238 S1423 S1494 S5378 S9234 S13207 S15850 S35932 S37417 ...
I. Pomeranz and S. M. Reddy, "Test compaction for at- ...
I. Pomeranz and S. M. Reddy, "Static test compaction for ...
I. Pomeranz and S. M. Reddy, "Autoscan: A Scan Design ...
نمایش کامل مراجع

مقاله فارسی "ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی" توسط فاطمه شیری، دانشگاه آزاد اسلامی واحد دزفول؛ زهرا لطفی خلف جوی، دانشگاه آزاد اسلامی واحد دزفول نوشته شده و در سال 1392 پس از تایید کمیته علمی کنگره ملی مهندسی برق، کامپیوتر و فناوری اطلاعات پذیرفته شده است. کلمات کلیدی استفاده شده در این مقاله طراحی برای آزمون، آزمون خودکار توکار، تولید بردار آزمون هستند. این مقاله در تاریخ 14 شهریور 1392 توسط سیویلیکا نمایه سازی و منتشر شده است و تاکنون 776 بار صفحه این مقاله مشاهده شده است. در چکیده این مقاله اشاره شده است که روشهای آزمون زنجیره پویش به طور گسترده برای آزمون مدارات ترتیبی به کار میروند. مشکل این روشها، زمان آزمون بالا میباشد، زیرا بردارهای آزمون به طور موازی به مدار داده میشوند. روشهای آزمون خودکار توکار، دارای سرعت آزمون بالاتری هستند، اما پوشش خطای پایینتریرا میدهند. در این مقاله، یک روش ترکیبی ارائه شده است که به طور قابل توجهی، زمان ... . برای دانلود فایل کامل مقاله ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی با 4 صفحه به فرمت PDF، میتوانید از طریق بخش "دانلود فایل کامل" اقدام نمایید.