بهینه کردن مصرف توان و تاخیر در طراحی جمع کننده ی کامل بر پایه ی فناوری CMOS

هدف مقاله حاضر بررسی بهینه کردن مصرف توان و تاخیر در طراحی جمع کننده ی کامل بر پایه ی فناوری CMOS می باشد. ایده های مختلفی که در پیاده سازی مدارات جمع کننده وجود داشته، شبیه سازی شده اند. در پیاده سازی مدار سلول جمع کننده، در بعضی از مقالات، طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق های CMOS مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت های انتقال و تابع اکثریت استفاده شده است. در این مقاله، یک جمع کننده ی کامل بر مبنای فناوری CMOS طراحی و توسط نرم افزار HSPICE شبیه سازی شده است. نتایج نشان می دهد که بهینه سازی مصرف توان و تاخیر در طراحی جمع کننده ی کامل با استفاده از روش پیشنهادی به شکل موثری انجام شده است و نتایج شبیه سازی، برتری جمع کننده ی پیشنهادی را نسبت به دیگر مدل ها نشان می دهد.

کلیدواژه ها:

توان مصرفی ، جمع کننده ی کامل ، تکنولوژی CMOS ، بهینه سازی.