Resolution Enhanced Latch Comparator
محل انتشار: نوزدهمین کنفرانس مهندسی برق ایران
سال انتشار: 1390
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 1,121
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE19_107
تاریخ نمایه سازی: 14 مرداد 1391
چکیده مقاله:
A new low offset and high speed latch comparator is presented. The proposed offset compensation technique enables the preamplifier design relaxation for high-speed and highresolution analog-to-digital converters. In order to enhance the loop gain of offset cancellation feedback the latch negative resistance is used. The Monte-Carlo simulation results for the designed comparator in 0.18μm CMOS process show that equivalent input referred offset voltage is 0.2mV at 1 sigma while it was 26mV at 1 sigma before offset cancellation. The comparator operates in 500MHz clock frequency while dissipates 600μW from a 1.8V supply
کلیدواژه ها:
نویسندگان
Khosrov Dabbagh Sadeghipour
University of Tabriz, Tabriz ۵۱۶۶۴, Iran
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :