A CAD tool for low power scalable floating-point adder generator
محل انتشار: یازدهمین کنفرانس مهندسی برق
سال انتشار: 1382
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 1,311
فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE11_024
تاریخ نمایه سازی: 18 تیر 1391
چکیده مقاله:
The paper describes a CAD tool written in C++ that ge nerates VHDL code for a scalable, low power floating-point adder. The tool produces two output architectures depending on the specified objective function. Area, as well as delay and power can be optimized and targeted to a scalable architecture. A novel low power floating-point architecture is described. An example is given to show the flexibility and the usefulness of the CAD tool in producing synthesizeable architectures.
کلیدواژه ها:
نویسندگان
A. J. Al-Khalili
Concordia University, Montreal
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :