طراحی و شبیه سازی مدار جمع کننده پنج ارزشی جدید مبتنی بر ترانزیستور نانو نوار گرافن

در این مقاله طراحی و شبیه سازی مدارات پنج ارزشی مبتنی بر نانونوارگرافن ارائه شده است. منطق پنج ارزشی بیان شده منطبق بر منطق گلویس می-باشد. برای شبیه سازی ترانزیستور نانو نوار گرافن از مدل سازگار با HSPICE و تکنولوژی ۱۵ نانومتر استفاده شده است. بر این اساس، ابتدا مدارات NAND و NOR پنج ارزشی پیشنهادی، طراحی و شبیه سازی شده اند. نتایج حاصله نشان می دهند این مدارها از نظر سرعت و توان مصرفی در مقایسه با مدارات همتای CNTFET خود از بهبود چشمگیری برخوردار هستند. در ادامه، مدار جمع-کننده به عنوان اصلی ترین بخش پردازنده های دیجیتالی در طراحی مدارات مجتمع، با منطق پنج ارزشی پیشنهاد گردید. . پاسخ گذرای مدارات حاکی از دقیق بودن خروجی ها می باشد. پارامترهایی نظیر توان مصرفی، تاخیر و حاصل ضرب توان در تاخیر محاسبه گردید. ارزیابی نتایج نشان می دهد مدار جمع کننده پیشنهادی دارای حاصل ضرب تاخیر در توان ۳/۱۷۹ فمتو ژول در ولتاژ تغذیه۸/۰ ولت و فرکانس کاری۱۰۰ مگا هرتز می باشد.

کلیدواژه ها:

نانو نوار گرافن ، منطق پنج ارزشی ، گلویس ، جمع کننده