طراحی و شبیه سازی مدار جمع کننده پنج ارزشی جدید مبتنی بر ترانزیستور نانو نوار گرافن
محل انتشار: فصلنامه مدل سازی در مهندسی، دوره: 18، شماره: 63
سال انتشار: 1399
نوع سند: مقاله ژورنالی
زبان: فارسی
مشاهده: 216
فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_JME-18-63_004
تاریخ نمایه سازی: 3 آذر 1400
چکیده مقاله:
در این مقاله طراحی و شبیه سازی مدارات پنج ارزشی مبتنی بر نانونوارگرافن ارائه شده است. منطق پنج ارزشی بیان شده منطبق بر منطق گلویس می-باشد. برای شبیه سازی ترانزیستور نانو نوار گرافن از مدل سازگار با HSPICE و تکنولوژی ۱۵ نانومتر استفاده شده است. بر این اساس، ابتدا مدارات NAND و NOR پنج ارزشی پیشنهادی، طراحی و شبیه سازی شده اند. نتایج حاصله نشان می دهند این مدارها از نظر سرعت و توان مصرفی در مقایسه با مدارات همتای CNTFET خود از بهبود چشمگیری برخوردار هستند. در ادامه، مدار جمع-کننده به عنوان اصلی ترین بخش پردازنده های دیجیتالی در طراحی مدارات مجتمع، با منطق پنج ارزشی پیشنهاد گردید. . پاسخ گذرای مدارات حاکی از دقیق بودن خروجی ها می باشد. پارامترهایی نظیر توان مصرفی، تاخیر و حاصل ضرب توان در تاخیر محاسبه گردید. ارزیابی نتایج نشان می دهد مدار جمع کننده پیشنهادی دارای حاصل ضرب تاخیر در توان ۳/۱۷۹ فمتو ژول در ولتاژ تغذیه۸/۰ ولت و فرکانس کاری۱۰۰ مگا هرتز می باشد.
کلیدواژه ها:
نویسندگان
مهدیه نیری
دانشگاه آزاد یزد
مریم نیری
عضو هیات علمی و مدیر پژوهش و فناوری دانشگاه آزاد یزد
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :