پیاده سازی یک مدار BIST قابل برنامه ریزی برروی FPGA به کمک زبان توصیف سخت افزاری Verilog

مدارات خودتست کننده توکار BIST روشی برای تست مدارات دیجیتال است نوع معماری این مدارات BIST متناسب با مدار تحت تست انتخاب می شوددراین مقاله ابتدا 2 روش تست مدارات ترکیبی BEST , CSBL به کمک زبان توصیفی Verilog بطور جداگانه برروی تراشه fpga از خانواده SPARTAN3 شرکت Xilinxe پیاده سازی شده سپس معماری پیشنهادیدراین مقاله که یک مدار BIST قابل برنامه ریزی است پیاده سازی شده است مدار BIST قابل برنامه ریزی پیشنهادی ترکیبی از 2 روش BEST , CSBL است و می تواند یک مدار تحت تست CUT را با هر 2 روش BEST , CSBL بصورت online تست نماید و نتیجه را درپایه خروجی failure این مدار نشان دهد تمامی پیاده سازی ها برای تست یک مدار دیکدر 3*8 انجام شده است و نتایج بدست آمده نشان میدهد معماری ارایه شده در مقایسه با مداراتی که معماری BEST , SCBL بطور مجزا برروی FPGA پیاده سازی شده است از نظر فرکانس و حجم تراشه بهبود یافته است.

کلیدواژه ها:

مدارات دیجیتال ، آزمون و آزمون پذیری خطا ، مدارات BIST ، گیتهای آرایه ای قابل برنامه ریزی FPGA