ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی
محل انتشار: کنگره ملی مهندسی برق، کامپیوتر و فناوری اطلاعات
سال انتشار: 1392
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 792
متن کامل این مقاله منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل مقاله (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CECIT01_543
تاریخ نمایه سازی: 14 شهریور 1392
چکیده مقاله:
روشهای آزمون زنجیره پویش به طور گسترده برای آزمون مدارات ترتیبی به کار میروند. مشکل این روشها، زمان آزمون بالا میباشد، زیرا بردارهای آزمون به طور موازی به مدار داده میشوند. روشهای آزمون خودکار توکار، دارای سرعت آزمون بالاتری هستند، اما پوشش خطای پایینتریرا میدهند. در این مقاله، یک روش ترکیبی ارائه شده است که به طور قابل توجهی، زمان آزمون را کاهش میدهد. فرایند آزمون از دو قسمت تشکیلمیشود: 1. تعدادی بردار مشخص که از بیرون مدار به زنجیرهی پویش آن اعمال میشوند. 2. پاسخ بردارهای آزمون به عنوان یک بردار آزمون جدید بهمدار اعمال میشود. همچنین یک گراف برای انتخاب بردارهای مشخص ارائه شده است که بر مبنای تعداد خطای باقیمانده در سیستم میباشد. نتایج تجربی روی مدارهای محک ISCAS’89 کارایی روش ارائه شده را نسبت به روشهای قبلی نشان میدهد. روش ارائه شده در این مقاله زمان آزمون را کاهش میدهد.
کلیدواژه ها:
نویسندگان
فاطمه شیری
دانشگاه آزاد اسلامی واحد دزفول
زهرا لطفی خلف جوی
دانشگاه آزاد اسلامی واحد دزفول
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :